【嘉勤點評】紫光國芯發明的三維異質集成的可編程芯片方案，通過半導體金屬制程工藝，實現芯片間的層疊互連，由于三維異質集成互連技術的不通過傳統IO結構，其互連距離較短，因此在降低芯片之間通訊功耗的同時，提高了其訪問帶寬。

現有的SIP（系統級封裝）和MCM（多芯片模塊）等封裝工藝中，需要將芯片與其它電路綁定到基板或硅中介層上，通過硅通孔互連形成2.5D封裝，從而實現芯片與其它電路的規模性互連。

FPGA芯片或含eFPGA（嵌入式現場可編程邏輯門陣列）模塊的芯片等可編程芯片結構具有布線資源豐富、可重復編程和集成度高以及投資較低的特點，在數字電路設計領域得到了廣泛的應用。

目前，FPGA的規模從幾萬邏輯單元發展到百萬邏輯單元，然而FPGA與其它電路的互連，卻受現有封裝的限制，互連規模始終停留在一千量級，大大限制了FPGA芯片或含eFPGA模塊的芯片在大容量存儲應用場景下的訪問帶寬和工作功耗。

所以，如何提高可編程芯片結構的訪問帶寬并降低其工作功耗，是目前需要解決的技術問題。為此，紫光國芯在2021年9月3日申請了一項名為“一種三維異質集成的可編程芯片結構”的發明專利（申請號：202111034499.4），申請人為西安紫光國芯半導體有限公司。

根據該專利目前公開的相關資料，讓我們一起來看看這項技術方案吧。

如上圖，為該專利中發明的三維異質集成的可編程芯片結構的示意圖，該結構主要包括層疊連接的多層芯片100，其由多層晶粒或者多層晶圓構成，且至少包括FPGA或者eFPGA兩個芯片，利用多個芯片的依次層疊連接，可以提高芯片整體的集成度。

該多層芯片中設置有相鄰的第一芯片210和第二芯片220，第一芯片中設有第一金屬層211，其為銅、鋁或金等材質，在第一芯片一側的三維異質集成表面上設有第一三維異質集成鍵合點212，該鍵合點與第一金屬層互連。鍵合點上包含有若干個互連結合點，這些互連結合點的集合，共同用來實現信號的跨芯片互連功能。

以此類推，在第二芯片的一側設置有第二三維異質集成鍵合點222，其形成的互連結合點與第一三維異質集成鍵合點也互連，從而實現三層及以上的層疊芯片結構，并使得芯片間互連線物理及電氣參數遵循半導體制程工藝特征，減少了孔、互連線和IO結構的使用，從而增加芯片間的互連密度和互連速度。

如上圖，為這種雙層芯片的層疊連接結構的結構示意圖，第一芯片中第一金屬層上設有第一介質層和第一三維異質集成鍵合層，第一三維異質集成鍵合點位于第一三維異質集成鍵合層的表面上；第二芯片中第二金屬層上設有第二介質層和第二三維異質集成鍵合層，第二三維異質集成鍵合點位于第二三維異質集成鍵合層的表面上。

由于該層疊連接結構屬于面對面互連結構，第一金屬層為第一芯片的頂層金屬層，第二金屬層為第二芯片的頂層金屬層。而在制備這種雙層芯片時，首先，在第一芯片遠離其襯底一側制備第一金屬層，在第二芯片遠離其襯底一側制備第二金屬層。

其次，利用后道工序，在第一金屬層上制備第一介質層和第一三維異質集成鍵合層，并在第一三維異質集成鍵合層上制備出第一三維異質集成鍵合點。最后，將第一芯片與第二芯片的三維異質集成鍵合層對齊鍵合，從而實現第一芯片與第二芯片的三維異質鍵合互連。

以上就是紫光國芯發明的三維異質集成的可編程芯片方案，在該方案中，通過半導體金屬制程工藝，實現芯片間的層疊互連，由于三維異質集成互連技術的不通過傳統IO結構，其互連距離較短，因此在降低芯片之間通訊功耗的同時，提高了其訪問帶寬。

（holly）

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